Mpya Asilia ya XC18V04VQG44C Spot Stock FPGA Shamba Inayoweza Kuratibiwa Lango Array Mantiki IC Chip Integrated Circuits

Sifa za Bidhaa

Nyaraka na Vyombo vya Habari

Uainishaji wa Mazingira na Uuzaji nje

Rasilimali za Ziada

Kumbukumbu ya Xilinx - Prom za Usanidi kwa FPGAs

Xilinx inatanguliza mfululizo wa XC18V00 wa PROM za usanidi zinazoweza kupangwa ndani ya mfumo (Mchoro 1).Vifaa katika familia hii ya 3.3V ni pamoja na 4-megabit, 2-megabit, 1-megabit, na PROM ya kilobit 512 ambayo hutoa njia rahisi kutumia, ya gharama nafuu ya kupanga upya na kuhifadhi mitiririko ya usanidi ya Xilinx FPGA.

FPGA inapokuwa katika hali ya Master Serial, inazalisha saa ya usanidi inayoendesha PROM.Muda mfupi wa kufikia baada ya CE na OE kuwashwa, data inapatikana kwenye pin ya PROM DATA (D0) ambayo imeunganishwa kwenye pin ya FPGA DIN.Data mpya inapatikana kwa muda mfupi wa ufikiaji baada ya kila ukingo wa saa inayopanda.FPGA inazalisha idadi inayofaa ya mipigo ya saa ili kukamilisha usanidi.FPGA inapokuwa katika hali ya Slave Serial, PROM na FPGA huwashwa na saa ya nje.

FPGA inapokuwa katika modi ya Master Select MAP, FPGA hutengeneza saa ya usanidi inayoendesha PROM.Wakati FPGA iko katika hali ya Slave Parallel au Slave Select MAP, oscillator ya nje hutengeneza saa ya usanidi ambayo huendesha PROM na FPGA.Baada ya CE na OE kuwashwa, data inapatikana kwenye pini za DATA (D0-D7) za PROM.Data mpya inapatikana kwa muda mfupi wa ufikiaji baada ya kila ukingo wa saa inayopanda.Data imewekwa kwenye FPGA kwenye makali yafuatayo ya CCLK.Oscillator inayoendesha bila malipo inaweza kutumika katika hali ya Slave Parallel au Slave Select MAP.

Vifaa vingi vinaweza kupunguzwa kwa kutumia pato la Mkurugenzi Mtendaji ili kuendesha ingizo la CE la kifaa kifuatacho.Ingizo za saa na matokeo ya DATA ya PROM zote kwenye msururu huu zimeunganishwa.Vifaa vyote vinaoana na vinaweza kutumwa na wanafamilia wengine au pamoja na XC17V00 ya mara moja inayoweza kuratibiwa ya familia ya PROM.